Mehr als 1.000 Rechenkerne Das EU-Projekt für ARM-Supercomputer

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Die Leistungsstärke von zehn Millionen Rechnern wollen drei europäische Firmen in einen Supercomputer packen. Basis des von der EU geförderten Projekts ist der Stromsparchip „ARM64“, der zusammen mit Field Programmable Gate Arrays (FPGA) die Architektur der Plattform bildet.

Das Trio – die Firmen Exanest, Exanode und Ecoscale – haben sich vor drei Jahren im Zuge des europäischen Horizon2020 –Programms gegründet.

Noch in diesem Jahr soll ein erster Prototyp einer Exascale-Architektur mit mehr als 1.000 der Energie-effizienten ARM-Rechenkerne vorgestellt werden, der konfigurierbare Logik sowie fortschrittliche Lösungen für Speicher, Memory, Kühlung und Packaging aufweisen soll.

Exascale bedeutet, dass der Supercomputer zumindest die Leistung von einem Exa-FLOP (floating-point operations per second) leistet. 1 ExaFLOPs (EFLOPS) entspricht 10 hoch 18 FLOPS.

Manolis Katevenis, verantwortlich für Computer-Architektur bei der griechischen Forth-ICS und Koordinator bei Exanest, erklärt die Eile bei der Entwicklung des „relativ großen“ Prototypen damit, dass man beim Bau des Supercomputer zunächst herkömmliche Techniken verwendet, damit Systemsoftware entwickelt und Applikationen portiert und optimiert werden können.

Die Partnerschaft

In den dann noch verbleibenden zwei Jahren wollen die Forscher weiterhin Programme entwickeln aber auch neue Techniken für Interconnects, Storage und Kühlung erarbeiten. Zudem erhofft sich Katevenis, dass „neue interessante Rechenknoten aus unseren Partnerprojekten geliefert werden, die wir verwenden können“.

Zu den Exanest-Partnern zählen unter anderem Allinea Software, Iceotope Technologies, Enginsoft aber auch Forschungseinrichtungen für Astro- und Nuklearphysik oder das Fraunhofer-Institut für Techno- und Wirtschaftsmathematik.

Ziel dieser Plattform ist es, eine Vielzahl von Anwendungen zu unterstützen und zwar sowohl aus der traditionellen rechenintensiven mathematisch-physikalischen Welt als auch von der datenintensiven Seite.

Wunschdesign mit Fallen

Ein wichtiges Kriterium dieser HPC-Entwicklung ist eine geringe Stromaufnahme der Hauptprozessoren. Deshalb fiel die Wahl auf den 64-Bit-Chip von ARM. „Eine Möglichkeit um die Skalierung zu erreichen ist geringe Stromaufnahme, die andere ist der Einsatz von Beschleunigern, die die Fließkommaberechnung in geeigneten Anwendungen in die Höhe treiben“, beschreibt Katevenis das Hardware-Design.

In puncto Topologie werden verschiedene Designs diskutiert, unter anderem „Fat Trees“ und „Dragonfly“. Exanest wird die Rechen-Blades mit Glasfaserkabel verbinden, so dass verschiedene Topologien ausprobiert werden können. Für das interne Netzwerk wollen die Forscher zudem FPGAs einsetzen, so dass auch mit neuartigen Protokollen gespielt werden kann.

Exanode ist für die Entwicklung eines Knoten-Prototypen zuständig, der das Exascale-Potenzial nutzen kann. Neben den Rechenelementen (ARM-v(, Acceleratoren wie FPGAs und ASICs sowie GPGPUs) muss auch die 3D-Integration für mehr Rechendichte gelingen.

Als drittes Element geht es um die Entwicklung eines fortschrittlichen Memory-Designs für einen Speicherzugriff, der mit Low Latency und hoher Bandbreite erfolgt und zudem auf Exabyte-Niveau skaliert.

Im Projekt Ecoscale, das sich mit der Rekonfigurierbarkeit der Rechensysteme beschäftigt, koordiniert Iakovos Mavroidis die Bemühungen. Im Grunde gehe es darum, die Leistungsfähigkeit heutiger HPC-Systeme zu steigern, was mit einfacher Skalierung nicht gelinge: „Ecoscale schlägt einen Scale-out-Ansatz vor mit einer hybriden MPI- und OpenCL-Programmierumgebung“, beschreibt Mavroidis das Ziel. „Das Programmiermodell und die Ablaufumgebung folgen dem hierarchischen Ansatz während das System partitioniert ist in viele unabhängige Arbeiter (etwa Rechenknoten).“

* Kriemhilde Klippstätter ist freie Autorin in München.

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