Definition

Wie funktionieren STT-MRAM?

| Autor / Redakteur: Tina Billo / Rainer Graefen

Die Ausrichtung des Spins im Sandwich bestimmt den Widerstandswert und kann dann als "0" oder "1" interpretiert werden.
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Die Ausrichtung des Spins im Sandwich bestimmt den Widerstandswert und kann dann als "0" oder "1" interpretiert werden. (Bild: Forschungszentrum Jülich)

Bei SST-MRAMs, beziehungsweise STT-RAM, ST-MRAM oder ST-RAM, handelt es sich um die Weiterentwicklung der bereits vor über 25 Jahren erstmals vorgestellten nichtflüchtigen magnetoresistiven RAM-Speicher (MRAM). Die Chips machen sich für die Speicherung von Daten die Zustandsveränderungen magnetischer Parameter zu Nutze, ändern sie im Gegensatz zu den Vorgängern jedoch mittels spinpolarisierender Elektronen. Davon leitet sich auch das Kürzel STT ab, das für Spin Transfer Torque, zu deutsch Spindrehmoment, steht.

Die Speicherzellen von SST-MRAMs setzen sich aus einem Schalttransistor und einem magnetischen Tunnelübergang (MJT) zusammen. Dieser besteht aus zwei ferromagnetischen Platten, die durch eine nichtmagnetische Schicht getrennt sind. . Eine davon fungiert als Referenzschicht mit einer festgesetzten Magnetisierungsrichtung, bei der anderen lässt sich diese hingegen verändern. Zwischen beiden liegt eine nichtleitende, isolierende Schicht, die als Tunnelverbindung für die Elektronen dient.

Daniel Bürgler vom Forschungszentrum Jülich beschreibt die beiden Betriebszustände der Speicherzelle so:

  • 1. Lesen: Unterschiedliche relative Ausrichtung der Elektronenspins in den ferromagnetischen Schichten verursacht eine unterschiedliche Leitfähigkeit des Sandwiches. Paralleler Spin bedeutet einen geringen, antiparallelen hohen Widerstand.
  • 2. Schreiben: Die Spinausrichtung lässt sich durch einen Stromstoß dauerhaft beeinflussen. Somit lässt sich die Zelle zum Speichern von Information verwenden.

Vor- und Nachteile

STT-MRAMs verbinden die Vorteile flüchtiger und nichtflüchtiger Speichertechniken. Sie weisen eine mit DRAM- und SRAM-Bausteinen vergleichbarniedrige Latenz im niedrigen Nanosekundenbereich auf, sind aufgrund ihrer nahezu unbegrenzten Wiederbeschreibbarkeit äußerst langlebig, halten Daten auch bei Unterbrechungen für lange Zeiträume weiter vor und verbrauchen wenig Strom. Aus produktionstechnischer Sicht interessant: Für ihre Herstellung können bestehende CMOS-Techniken und -Prozesse sowie die gleichen Fertigungsstraßen wie für gängige Mikroprozessoren genutzt werden.

Wenngleich dies alles für STT-MRAMs spricht und sich die Chips gut für viele Mainstream-Anwendungen eignen würden, standen bislang Skalierungsprobleme und die hohen Kosten pro Bit dem breiten Durchbruch entgegen. Abhilfe schafft die Perpendicular-Magnetic-Tunnel-Junction-Technik (pMTJ), bei der die Magnetisierungszustände nicht mehr wie bisher parallel sondern senkrecht zur Oberfläche des Siliziumsubstrats verlaufen.

Das spart Platz und ermöglicht es STT-MRAMs auf 300-mm-Siliziumwafern zu fertigen, deren Strukturbreite künftig unter 10 Nanometer (nm) liegen soll. So kündigten beispielsweise Forscher des belgischen Interuniversity Microelectronics Centre IMEC im Juli 2016 an, das sie eine spezielle Technik entwickelt haben, mit der sich 8 nm pJTMs-Zellen realisieren lassen. Verglichen mit Flash-Speicher fehlen allerdings noch positive Meldungen über die 3D-Fertigungsqualitäten der Sandwichbauweise von STT-MRAMs.

Erste Erfolgsmeldungen

Bislang vermeldete nur Everspin, ein MRAM-Startup, auf dem Flash Memory Summit 2017, dass es in Kürze erste Muster von STT-MRAMs mit einer Speicherkapazität von 1 GBit ausliefern wird, die eine sequentielle Datenübertragungsrate von 6 GByte in der Sekunde bei einer Latenz von 6 Mikrosekunden (µs) bieten sollen. Gegenüber der aktuellen noch im 40-nm-Verfahren gefertigten Chip-Generation mit einer Kapazität von 256 MBit, werden die Samples im 28-nm-CMOS-Prozess produziert.

Auch Samsung präsentierte in einem 28-nm-FD-SO- (Fully Depleted – Silicon on Insulator) Prozess hergestellte STT-MRAMs. Die in Kooperation mit IBM und Infineon entwickelten Chips sollen ab 2018 angeboten werden. Zu den weiteren Unternehmen, die an und um STT-MRAMs herum entwickeln, zählen Avalanche Technologies, Spin Transfer Technologies und Crocus.

Zum Vergleich sei erwähnt, dass die Flash-Industrie wahrscheinlich noch im Jahr 2017 3D-Speicherchips mit einer Kapazität von 512 GBit ausliefern wird. Spezielle Flash-Chips erreichen eine Latenz von 20 bis 30 µs.

Anwendungsbereiche

STT-MRAM erreicht bei einigen Parametern bessere Werte bei Geschwindigkeit, Latenzzeit und Lebensdauer als aktuell eingesetzte Halbleiterspeicher. Doch zum Universalspeicher fehlen (noch) wichtige Eigenschaften, allein wenn man an die Geschwindigkeitsmaßstab von DRAMs denkt.

Bei vielen gängigen SOCs, CPUs und GPUs beansprucht die Unterbringung des sehr schnellen integrierten Cache-Speichers (L!, L2, L3) zudem zwischen 50 und 80 Prozent der Chipfläche (Die). SRAM-Speicherzellen benötigen beispielsweise für jede Speicherzelle vier oder sechs Transistoren, STT-MRAM-Zellen kommen mit nur einem Transistor aus.

Darüber hinaus sind in aktuelle CPUs trotz des schwierigen Prozesses oftmals e-DRAMs integriert um Die-Platz einzusparen. In Standard-CMOS-Technik gefertigte STT-MRAMs könnten sich als geeignete Alternative erweisen, da sie sich einerseits einfacher integrieren lassen. andererseits stünde nahe der logischen Prozessoreinheit ein leistungsstärkerer nichtflüchtiger Speicher zur Verfügung.

Speziell beim Einsatz in mobilen Geräten oder Speichersystemen könnte dies die Kosten senken, Boot-Zeiten beschleunigen und die Einführung einer Reihe neuer Funktionalitäten ermöglichen. Allerdings müssen STT-MRAMs auch hier gegen starke Konkurrenten wie ferroelektrische Speicher antreten.

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