Die Flash-Produzenten wehren sich mit aller Macht gegen Konkurrenztechniken

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Fsas Technologies GmbH

FAST LTA GmbH

eMLC & cMLC

MLCs werden von manchen Herstellern in zwei Qualitäten geliefert. "Normale" MLCs heißen dann cMLC ("commodity" bzw. "consumer" MLC). Die "bessere" Qualität von MLCs wird mit eMLC ("enterpise" MLC) bezeichnet. Die Auswahl erfolgt auf dem Wafer.

Die Qualitäten sind in den verschiedenen Zonen auf dem Wafer üblicherweise unterschiedlich. In einem der vielen Tests werden die besseren heraus gefiltert und als eMLCs deklariert. Ein wesentlicher Test bewertet die mögliche Anzahl der Schreib-/Programmier-/Lösch-Zyklen ("endurance"). Gängige Größen sind:

• SLC: 100 k,

• eMLC: 30 k,

• MLC oder cMLC: 1,5 k - 5,0k,

wobei die Einheit k mit 1000 Zyklen anzusetzen ist.

Zuverlässigkeit, Langlebigkeit, Datenhaltungszeit, Umgebungsbedingungen

Je nach Anwendung stehen unterschiedliche Kriterien im Vordergrund. Beispielsweise werden in GPS-Anwendungen fast keine Daten geschrieben. Es wird nur gelesen. Daher wird kein großer Wert auf die mögliche Anzahl von Lösch-/Programmier-/Schreibzyklen gelegt. Nachfolgend eine kurze Liste mit einigen charakteristischen Parametern:

• Endurance: Anzahl der möglichen Programmier-/Löschzyklen einer Speicherzelle

• Data Retention: Ladungserhaltszeit im "floating gate"

• Cell Disturb: Aktivität in benachbarten Zellen kann Ladungsaufbau im floating gate bewirken

• Program Disturb: Ladungsansammlung im floating gate erzeugt "schwache" Programmierung

• Read Disturb: Zellen, die nicht ausgelesen werden, werden erhöhtem Spannungs-Stress ausgesetzt

• Temperature effect: beeinflusst Ladung im Gate und interne Fehlerhäufigkeit (exponentiell)

Je nach Qualitätsanforderung ist eine angepasste Fehlerkorrektur unbedingt notwendig.

2D, 3D, 4D & TSV

Die bisher übliche Planartechnik wird 2D genannt. Sind die Strukturen innerhalb einer Zellenebene schon dreidimensional, dann wird das oft schon mit 3D gekennzeichnet. Werden mehrere Chips ohne Gehäuse ("dies") bei der Herstellung übereinandergelegt und direkt miteinander verbunden, dann wird dies je nach Hersteller auch als 3D oder gar als 4D angepriesen.

Die Experten wollen jedoch die Bezeichnung 3D nur für Chips verwenden, die auf einem Substrat so viele Lagen (Zellenebenen) aufgebaut haben, dass die Funktionsblöcke (ohne Zwischensubstrate) direkt übereinander liegen. Dazu wird beispielsweise die "Through-Silicon-Via"-Technik (TSV) benötigt. Die Verbindungsleitungen werden also senkrecht von Lage zu Lage durchgeätzt und mit leitendem Material ausgefüllt.

Die BiCS-Technik ("Bit Cost Scaling") von Toshiba ist so eine 3D-Technik, die auf den Weg zur Produktionsreife gebracht wird. In ferner Zukunft sollen damit Kapazitäten von zehn TBit/Chip erreicht werden. Bei Samsung gibt es die "Terabit Cell Array Transistor"-Technik (TCAT) für 3D-Flash.

*Hermann Strass, ist Berater für neue Technologien, insbesondere für Bus-Architekturen, Massenspeicher und Netzwerke. Er ist in verschiedenen nationalen und internationalen Normungsgremien tätig. Hermann Strass ist Autor von Büchern und Zeitschriftenartikeln und organisiert Seminare.

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