Flash-Produktion der Zukunft strebt nach Höherem, Teil 2 Halbleiterhersteller entdecken die vierte Dimension

Die Flächendichte von Speicherzellen lässt sich nur noch mit immer größerem Aufwand verkleinern. Nur mit einer Erweiterung in die dritte Dimension kann die Speicherkapazität mit gleichbleibendem Tempo ausgeweitet werden. Die Definition von Fortschritt ist deshalb häufig eine Frage der Definitionshoheit.

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Während sich die Physik an der Frage abarbeitet wo der Ereignishorizont des Urknalls liegt, arbeiten sich Halbleiterhersteller langsam aber sicher an die technische Kante voran, ob man mit einer Atomlage noch ausreichend Material besitzt für die Speicherung einer Informationseinheit besitzt.

Vorderhand geht es allerdings um die Frage, wie weit kann man mit der Flash-Technik noch Geld verdienen, oder sind andere Technologien geeigneter das Verhältnis von Kosten pro Bit zu verbessern. Etwa 2014 wird sich entscheiden, ob die Nachfolgetechniken eine Chance bekommen.

2D, 3D, 4D & TSV

Die bisher übliche Planartechnik wird 2D genannt. Sind die Strukturen innerhalb einer Zellenebene schon dreidimensional, dann wird das oft schon mit 3D gekennzeichnet. Werden mehrere Chips ohne Gehäuse ("dies") bei der Herstellung übereinandergelegt und direkt miteinander verbunden, dann wird dies je nach Hersteller auch als 3D oder gar als 4D angepriesen.

Die Experten wollen jedoch die Bezeichnung 3D nur für Chips verwenden, die auf einem Substrat so viele Lagen (Zellenebenen) aufgebaut haben, dass die Funktionsblöcke (ohne Zwischensubstrate) direkt übereinander liegen. Dazu wird beispielsweise die "Through-Silicon-Via"-Technik (TSV) benötigt. Die Verbindungsleitungen werden also senkrecht von Lage zu Lage durchgeätzt und mit leitendem Material ausgefüllt.

Die BiCS-Technik ("Bit Cost Scaling") von Toshiba ist so eine 3D-Technik, die auf den Weg zur Produktionsreife gebracht wird. In ferner Zukunft sollen damit Kapazitäten von zehn TBit/Chip erreicht werden. Bei Samsung gibt es die "Terabit Cell Array Transistor"-Technik (TCAT) für 3D-Flash.

Gate first/last

Bei der Produktion gibt es Varianten, die als "gate first" oder "gate last" bezeichnet werden. Beide Herstell-Techniken haben Vor- und Nachteile:

• gate first wird auch "metal inserted poly-silicon" (MIPS) genannt)

• gate last wird auch "replacement metal gate" (RMG) genannt)

Dabei beziehen sich das "first" (zuerst) und "last" (zuletzt) darauf, ob die Gate-Elektrode vor (first) oder nach (last) der Aktivierung der Source- und Drain-Gebiete hergestellt wird. Weitere Bezeichnungen bei gate last sind: "replacement gate" (RG) oder "damascene gate". Außerdem gibt es noch das "fully silicided gate" (FUSI).

Der Vorteil beim "gate first"-Prozess ist, dass die Prozessreihenfolge der eines Polysilicium-Gates entspricht, also weniger Anpassungen an den Herstellungsprozess notwendig sind.

Beim "gate last"-Prozess ist die geringere thermische Belastung des "high-k"-Materials und der Metallschichten von Vorteil, weil die Hochtemperaturschritte bereits vorher durchgeführt werden. Nachteilig ist der höhere Aufwand bei der Fertigung, weil hohe Genauigkeiten und unterschiedlichen Materialien den Prozessablauf erschweren.

Weiterentwicklung

Während die Verkleinerung der Funktionselemente rasch voranschreitet, verschlechtern sich alle anderen Parameter (Leistung, Zahl der Schreib-/Lesezyklen, Energieeffizienz, Datenerhaltung) zum Teil exponentiell. So verlängert sich die Schreib-Latenzeit etwa um den Faktor vier für jedes zusätzliche Bit je Zelle.

Die Anzahl der Programmierzyklen nimmt um den Faktor zehn oder mehr ab. Auch die Zellendichte nimmt nicht linear mit der Bit-je-Zellen-Dichte zu.

Die Strukturgrößen 1Y und 1Z (siehe Textbox: "feature size") können mit der bisherigen Planartechnik (2D) nur mit großen Anstrengungen gemeistert werden. Unterhalb von 10 Nanometer (nm) werden wohl 3D-Varianten eingesetzt. Größere Produktionsmengen werden von der Industrie für den Zeitraum 2014 bis 2016 angekündigt.

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